IBN anunció una importante innovación en el campo de los semiconductores con la presentación del primer chip subnanométrico (nm) del mundocaracterizado por un Arquitectura de transistor de 0,7 nm, que es un nodo de 7 angstrom.
Este logro se anuncia como «un punto de inflexión para la industria» que enfrenta las limitaciones físicas de las técnicas tradicionales de escalado de chips. Los semiconductores son la base de campos estratégicos que van desde la informática hasta los electrodomésticos, desde los dispositivos de comunicación hasta los sistemas de transporte e infraestructuras críticas.
El nuevo chip de IBM de menos de 1 nm iintegra casi 100 mil millones de transistores en un área del tamaño de una uñacasi duplicando la densidad en comparación con el chip de 2 nm que IBM presentó en 2021. Gracias a una serie de innovaciones estructurales y materiales, incluida la innovadora arquitectura de nanostack tridimensional, la tecnología demuestra cómo es posible continuar mejorando el rendimiento y la eficiencia incluso cuando los tamaños de los componentes se acercan a la escala atómica.
Según IBM, los resultados técnicos indican que el nuevo chip podrá ofrecer un salto de rendimiento significativo: hasta un 50% más de rendimiento o incluso hasta un 70% más de eficiencia energética en comparación con los chips de 2 nm del fabricante. «Este avance ayudará a acelerar las capacidades informáticas en áreas como la inteligencia artificial generativa, la infraestructura de la nube y los dispositivos electrónicos de próxima generación», informa Big Blue.
«Con la nueva arquitectura de nanopilas, no sólo reducimos el tamaño de los transistores, sino que redefinimos la forma en que se diseñan los chips para ofrecer potencia y eficiencia energética sin precedentes», afirmó. declarado Jay Gambetta, director de investigación de IBM y miembro de IBM.
Nanostack, un gran avance para el diseño de chips
Para crear el chip en cuestión, los investigadores de IBM desarrollaron una arquitectura de transistores llamadananopila“, el primer diseño de nanohojas tridimensionales de la industria, un avance significativo con respecto a la tecnología de nanohojas actualmente de vanguardia desarrollada originalmente por la propia IBM.
La arquitectura nanostack implica apilar e interconectar verticalmente transistores, que utiliza integración secuencial 3D para aumentar la densidad en el chip. Este enfoque también permite el uso de diferentes materiales en cada capa apilada, optimizando de forma independiente el rendimiento y la eficiencia energética de cada transistor.
La validación experimental de la arquitectura de nanostack se logró mediante técnicas de unión dieléctrica ultrafina en la integración CMOS, la demostración de capacidades de ingeniería de doble canal y la operación del inversor CMOS con un rendimiento de conmutación que cumplió con las expectativas. Estos resultados confirman la viabilidad física de la tecnología y su capacidad para soportar el procesamiento real.
La investigación presentada en VLSI 2026 demostró que la arquitectura nanostack permite una mejora del 40% en el escalado de la memoria SRAM, allanando el camino para el diseño de chips más eficientes capaces de soportar las altas demandas de ancho de banda de las aplicaciones de inteligencia artificial.
Gracias a esta estructura innovadora, la tecnología lógica puede por primera vez extenderse por debajo del nodo de 1 nm, llevando a la industria a la era del escalamiento a nivel de angstrom, donde las dimensiones se acercan a las de los átomos individuales. Aunque hoy en día los nodos de transistores representan una generación tecnológica más que una medición física precisa, la tecnología de 0,7 nm (7 angstrom) demuestra cómo es posible continuar por el camino de la miniaturización. Con la introducción de la arquitectura nanostack, la hoja de ruta de semiconductores de IBM incluye al menos otra década de innovación en escala.